在最近的IEDM 2024大會上，臺積電首次向公眾揭示了其N2 2nm工藝的核心技術(shù)細(xì)節(jié)與性能指標(biāo)，展示了在半導(dǎo)體工藝領(lǐng)域的最新突破。與3nm工藝相比，2nm工藝在晶體管密度上實現(xiàn)了15%的提升，而在同等功耗條件下，性能提高了15%；在同等性能表現(xiàn)下，功耗則降低了24-35%，這一進(jìn)步令人矚目。
臺積電在2nm工藝中首次引入了全環(huán)繞柵極（GAA）納米片晶體管技術(shù)，這項技術(shù)能夠靈活地調(diào)整通道寬度，從而在性能與能效之間實現(xiàn)更優(yōu)的平衡。新工藝還加入了NanoFlex DTCO（設(shè)計技術(shù)聯(lián)合優(yōu)化），這使得開發(fā)者能夠在追求面積最小化、能效增強或性能最大化時，選擇更矮的單元或更高的單元。
在晶體管技術(shù)方面，臺積電也帶來了第三代偶極子集成技術(shù)，該技術(shù)包括N型和P型兩種類型，支持六個電壓閾值檔（6-Vt），電壓范圍可達(dá)200mV。這一改進(jìn)使得N型和P型納米片晶體管的I/CV速度分別提升了70%和110%，進(jìn)一步提升了整體性能。
與傳統(tǒng)的FinFET晶體管相比，新工藝的納米片晶體管在低電壓（0.5-0.6V）條件下表現(xiàn)出色，能效顯著提升，頻率提高了約20%，待機功耗降低了約75%。SRAM的密度也達(dá)到了前所未有的水平，每平方毫米達(dá)到約38Mb。
臺積電2nm工藝還引入了全新的MOL中段工藝和BEOL后段工藝，電阻降低了20%，進(jìn)一步提升了能效。第一層金屬層（M1）的制造過程得到了簡化，現(xiàn)在僅需一步蝕刻（1P1E）和一次EVU曝光，這不僅降低了制造復(fù)雜度，還減少了光罩的數(shù)量。
針對高性能計算應(yīng)用，臺積電在2nm工藝中引入了高性能的SHP-MiM電容，其容量達(dá)到每平方毫米200fF，這一改進(jìn)使得運行頻率得到了顯著提升。
臺積電表示，自28nm工藝以來，經(jīng)過六代工藝的持續(xù)優(yōu)化，單位面積的能效比已經(jīng)提升了超過140倍。這一成績展示了臺積電在半導(dǎo)體工藝領(lǐng)域的深厚實力和不斷創(chuàng)新的精神。
