臺積電董事長劉德音（Dr. Mark Liu）證實，該公司的下一代 3nm 芯片制造節(jié)點，正在按計劃推進之中。作為全球知名的芯片代工制造商，臺積電當前正在建設(shè) 3nm 生產(chǎn)線，且有望明年轉(zhuǎn)入試生產(chǎn)。與 5nm 制程節(jié)點相比，3nm 可提供幾乎翻番的邏輯密度，輔以 11% 的性能提升、或 27% 的能效改進。
3nm 較 5nm 制程的增益示例(圖 via WCCFTech)
臺積電高管在早前的國際固態(tài)電路會議(ISSCC)演講期間的這番表態(tài)，證實了該公司對下一代制造技術(shù)的信心。
在滿足當前和未來產(chǎn)品的日益增長需求的同時，即便汽車領(lǐng)域的產(chǎn)品需求有所提升，也不會對整體產(chǎn)能造成太大影響。
需要指出的是，部分媒體誤解了所謂的“3nm 工藝提前”。畢竟在主題為《釋放創(chuàng)新未來》的 27 分鐘演講期間，高管并未直言此事，僅在開頭和結(jié)尾對 3nm 開發(fā)進度“順口一提”。
為提升邏輯密度，需要對相關(guān)技術(shù)展開協(xié)同優(yōu)化，同時也增加了一定的成本。
除了透露 3nm 技術(shù)的發(fā)展正在如期推進且相當順利，劉德音還提供了對 3nm 工藝的最新數(shù)據(jù)、以及對工藝發(fā)展的看法。
他指出，到目前為止，臺積電已出貨約 18 億片基于 7nm 工藝節(jié)點的芯片。截止 2020 年，該公司一直是行業(yè)中的領(lǐng)跑者。
得益于極紫外光刻(EUV)技術(shù)，臺積電能夠?qū)崿F(xiàn)更高的保真度、縮短周期、并降低工藝的復(fù)雜性和缺陷率。
值得一提的是，臺積電在 5nm 節(jié)點的十層掩模工藝中使用了 EUV 技術(shù)(具體包括線切割、接觸、金屬線圖案)，并用單層 EUV 取代了早期的多層深紫外(DUV)工藝。
隨后劉德音強調(diào)了設(shè)計技術(shù)的協(xié)同優(yōu)化(DTC)，以及該方案在過去幾年中對芯片制造的重要性。對于芯片制造商來說，這使得他們能夠同時使用設(shè)計和制造技術(shù)來滿足性能要求。
此外 DTCO 使得臺積電在衡量節(jié)點的邏輯密度時超越了固有的縮放指標，比如接觸柵間距和最小金屬間距。
結(jié)合有源區(qū)上的柵極接觸、單擴散中斷、鰭片減少等特性，還可為 3nm 工藝節(jié)點帶來 1.8 倍于 5nm 的邏輯密度。
最后，劉德音披露了公司的未來計劃，包括開發(fā) sub-3D 材料和晶圓級單晶六方氮化硼。
兩者的特點是能夠在較低的制造溫度下，轉(zhuǎn)移至任意襯底上，從而為在三個維度上制造有源邏輯層和存儲層開辟了新的道路。
此外臺積電對于低維材料的研究，包包括一維的碳納米管。借助這一晶體通道的關(guān)鍵，是開發(fā)出一種柵極長度較短的晶體管介電材料。
如上圖所示，研究表明這項技術(shù)已有實現(xiàn)的可能。具有高k柵極堆疊能力的新材料，很適合用于制造柵極長度為 10nm 的晶體管。
當然，為了達成如此遠大的目標，臺積電還需要與芯片行業(yè)的所有同行緊密合作，以確保 3nm 工藝能夠發(fā)展到 2 倍于當前的性能。
考慮到該公司正在量產(chǎn)的 5nm 順應(yīng)了這一趨勢，即將面世的 3nm 節(jié)點也有望遵循這一時間安排。
